Programming
Polars Excelファイルの読み込みとシート名の取得 – Python
FPGA
FPGA AXI VIP（AXI Verification IP） Master のお試し
はじめに今回はVivadoのVIP、AXI VIP（AXI Verification IP）を使って、AXI4-LiteのMasterとして動作させます。MicroBlazeの代わりとして、AXI GPIO IPのレジスタアクセスをすること...
FPGA AXI4-Stream VIPをMasterとして試してみる
はじめにAMD Vivadoで、AXI4-Stream VIPをAXI StreamのMasterとして使ってみたので、使い方を残しておきます。（Slaveはこの記事では扱いません。利用予定はあるので、今後使い方をのせるかもしれません）対象...
FPGA Vivado HSSIO（High Speed SelectIO Wizard）について①（概要・Block Designへの追加）
はじめにほぼ備忘録ですが、AMD社のIPであるHSSIO（High Speed SelectIO Wizard）を利用したので、参照したほうがよいリンクや個人的に使った項目を残しておきます。今回はTx側（Parallel/Serial変換）...
FPGA verible SystemVerilog/VerilogのFormatterをVSCodeで使う
はじめに私はいつもFPGAのロジックをSystemVerilogやVerilogで記述しています。しかし、Formatterをほとんど使っていませんでした。Pythonとかを書いている時はBlack等のFormatterがあるため、Spac...
FPGA Vivado インストール方法【Xilinx FPGA環境構築】Windows
はじめにXilinxのFPGAを開発する際に使用するツールの「Vivado」をインストールする手順について記載します。以下、注意点です。今回は、無償で利用できる「Vivado ML Standard」エディションをインストールしていきます。...
FPGA Intel FPGA 開発ソフト Quartus Prime インストール方法（無料版 ライト・エディション）
はじめに仕事でIntel FPGAを初めて触る機会があり、家でも使い方を勉強しようと思ってインストールしてみました．Quartus Prime のダウンロードまずは下記のサイトにアクセスし、Windows 向けダウンロード(無料、ライセンス...