Programming
Python 矩形の単パルスを生成する
SystemVerilog
FPGA AXI4-Stream VIPをMasterとして試してみる
はじめにAMD Vivadoで、AXI4-Stream VIPをAXI StreamのMasterとして使ってみたので、使い方を残しておきます。（Slaveはこの記事では扱いません。利用予定はあるので、今後使い方をのせるかもしれません）対象...
FPGA verible SystemVerilog/VerilogのFormatterをVSCodeで使う
はじめに私はいつもFPGAのロジックをSystemVerilogやVerilogで記述しています。しかし、Formatterをほとんど使っていませんでした。Pythonとかを書いている時はBlack等のFormatterがあるため、Spac...